Un transistor de MoS2 de menos de 5 nm alcanza 88 mV/dec, "más allá del límite del silicio". El suelo sigue en 60

El 21 de septiembre de 2026, Nature Communications publicó un artículo con un título ambicioso: "Wafer-scale 2D MoS₂ transistors with sub-5 nm channel length and subthreshold performance beyond the silicon limit" ("Transistores 2D de MoS₂ a escala de oblea, con canal de menos de 5 nm y rendimiento subumbral más allá del límite del silicio"). El equipo, de Carnegie Mellon, la Universidad de Florida, el MIT, Texas A&M, la Universidad del Sur de California y la Universidad Politécnica de Madrid, construyó transistores sobre una sola capa de disulfuro de molibdeno (MoS2), un semiconductor de unos 0,7 nm de grosor, con un canal físico de menos de 5 nanómetros. Su pendiente subumbral (subthreshold swing) es de 88 mV por década.

El resumen de Carnegie Mellon, recogido por Tech Xplore el 6 de octubre, cita al autor de correspondencia Xu Zhang: "Este nuevo material puede romper experimentalmente el límite del silicio. Es la primera vez que se hace."

Esto es lo que me detuvo. 88 es más que 60, y 60 mV por década es el suelo de los libros de texto para todo transistor convencional a temperatura ambiente, sea de silicio o no. Entonces, ¿qué se batió exactamente?

No soy físico de dispositivos. Construyo software, como CTO de una LegalTech construida sobre Claude y como desarrollador independiente, y buena parte de mi trabajo consiste en decidir sobre qué anuncios de "más rápido, mejor, primero" se puede construir. Así que leí lo que la revista tenía en línea. Cuando abrí la página del artículo el 20 de octubre, en pantalla solo mostraba el resumen, pero su botón Download PDF daba las 10 páginas del "Article in Press", el manuscrito aceptado que, según la revista, su versión final editada reemplazará. La página también enlaza un archivo de información suplementaria de 16 páginas y el archivo de revisión por pares transparente. Todo lo que sigue sale de esos documentos.

Qué mide una pendiente subumbral

Un transistor es un interruptor. Una tensión en la puerta deja pasar la corriente de la fuente al drenador a través del canal. Por debajo de la tensión umbral, la corriente crece exponencialmente con la tensión de puerta. La pendiente subumbral es cuántos milivoltios de tensión de puerta hacen falta para multiplicar esa corriente por diez. Cuanto más baja, más nítida, y un interruptor más nítido se apaga con menos tensión, lo que significa menos fugas y menos potencia.

Hay un suelo. En un transistor convencional, los electrones deben remontar una barrera de energía, y su energía térmica los dispersa. La mejor pendiente posible es ln(10) × kT/q, unos 60 mV por década a 300 K. Ese suelo viene de la temperatura, no del silicio. El MoS2 también lo obedece.

Para fijar las escalas: si la pendiente se mantuviera constante, lo que no ocurre, multiplicar la corriente por un millón (seis décadas) requeriría 6 × 88 = 528 mV de tensión de puerta a 88 mV/dec, frente a 360 mV en el suelo.

Qué significa aquí "más allá del límite del silicio"

La comparación es a igual tamaño. A medida que los transistores de silicio se reducen a unos pocos nanómetros, la puerta pierde su control sobre el canal y los electrones se fugan incluso cuando el interruptor debería estar apagado. El resumen afirma que los dispositivos de MoS2 superan "el límite teórico subumbral del silicio" y a los mejores semiconductores emergentes "a dimensiones comparables".

Las figuras suplementarias muestran por qué ayuda el material. Su esquema de un transistor de silicio de puerta envolvente (gate-all-around) de última generación tiene un canal de unos 15 nm y un cuerpo de unos 5 nm de grosor, mientras que el canal de MoS2 tiene unos 0,7 nm de grosor, de modo que el campo de la puerta lo alcanza entero. El silicio y el germanio pierden movilidad de portadores al adelgazarse; los semiconductores 2D conservan la suya. El diseño añade dos trucos: un espaciador de cámara de aire que reduce la capacitancia parásita entre la fuente y el drenador y el canal, y una puerta que se solapa con los contactos, de modo que también puede mover el nivel de Fermi local dentro de las zonas de contacto del MoS2, mientras que en el silicio el nivel de Fermi de los contactos está "esencialmente fijado".

Sus propias simulaciones cuantifican los dos trucos: con un material de alta permitividad (high-κ) en lugar de la cámara de aire (κ = 25), la pendiente superaría los 300 mV/dec, y sin solapamiento puerta-contacto subiría a casi 120 mV/dec. Son resultados de modelo, no mediciones.

El proceso importa tanto como lo demás. El MoS2 se crece como una película a escala de oblea por deposición química en fase vapor de organometálicos sobre zafiro, y luego se transfiere a una oblea de silicio de 4 pulgadas (10 cm) cuyos contactos se dibujan por fotolitografía. El hueco de menos de 5 nm entre la fuente y el drenador no se dibuja por litografía: lo fija un espaciador de sacrificio de unos 4 nm de grosor, depositado por deposición de capas atómicas. Para retirar el exceso de metal, el proceso principal lo arranca con cinta adhesiva, lo que, señalan los autores, "no es compatible con CMOS"; también desarrollaron una alternativa de grabado húmedo sin "litografía por haz de electrones ni pasos asistidos por cinta". Por el texto no pude saber cuál de las dos fabricó los dispositivos detrás de los 88 mV/dec.

El resumen no da la cifra del silicio que supera. El texto principal sí. El modelo de transporte cuántico del equipo, aplicado a un transistor de silicio de doble puerta con un cuerpo de 3 nm, da un límite inferior de unos 150 mV/dec con un canal de 5 nm y de unos 100 mV/dec a 8 nm, "que puede considerarse el límite electrostático intrínseco del silicio". El método procede de un "trabajo previo" de los autores. Así que el lado del silicio de este récord es una simulación, no un dispositivo de silicio medido. Y 88 mV/dec es un dispositivo representativo: entre 138 dispositivos medidos, la pendiente mediana es de 92 mV/dec, con una desviación típica de unos 10. Ambas están muy por debajo de los 150 modelados.

El eje decide el récord. En 2016, un artículo de Science destacado por la Molecular Foundry del Lawrence Berkeley National Laboratory usó como puerta de un transistor de MoS2 un nanotubo de carbono de unos 1 nm de ancho y reportó una pendiente de unos 65 mV/década. Otro artículo de Nature Communications, publicado el 11 de julio de 2026, señala que esas puertas ultracortas iban con longitudes de canal superiores a 500 nm. En 2023, un artículo de Nature sobre transistores de seleniuro de indio reducidos a un canal de 10 nm reportó una pendiente de 75 mV por década. Ese artículo también empezaba diciendo que ningún transistor 2D había superado aún al silicio de última generación, y luego afirmaba haberlo hecho, en transconductancia y razón balística. Ambos "primeros" pueden ser ciertos, porque se sitúan en ejes distintos. Incluso los 12 nm de la hoja de ruta se citan en dos ejes: este resumen cita la meseta de 12 nm de la hoja de ruta industrial IRDS para 2037 como longitud de canal, mientras que el artículo de 2023 cita sus 12 nm como el punto donde se detiene la reducción de la longitud de puerta.

El archivo de revisión es la mejor lectura

Para este artículo, Nature Communications publica los informes de los revisores y las respuestas de los autores. El archivo dice que el manuscrito se revisó primero en otra revista, y contiene los informes de dos revisores de la ronda de Nature Communications.

El revisor 3 lo juzgó "no adecuado para su publicación en Nature Communications", por dos motivos: una tensión umbral fuertemente negativa, y una movilidad nunca medida en el MoS2 realmente crecido y procesado. En esa movilidad se apoyaba, según la lectura del revisor, una "balisticidad" declarada del 85 %; con una más realista, sería "cercana al 55-60 %". El revisor 4 recomendó la aceptación, con dos preguntas. La primera: la razón on/off de 10⁸ "parece ser una sobreestimación", porque la corriente en estado apagado parecía haberse tomado como el valor mínimo medido, y no a una polarización definida.

Qué cambió antes de la aceptación:

1. La razón on/off es ahora de 1,1 × 10⁶, medida entre tensiones de puerta de -1 V y +1 V con 0,5 V en el drenador. La cifra antigua sobrevive solo como "modulación máxima de corriente" en todo el barrido, dada en el texto principal como unos 8 × 10⁷, y el panel de comparación on/off se retiró de la figura 4. Dos definiciones de la misma razón, una diferencia de unas 70 veces.
2. El análisis de balisticidad se eliminó por completo: el valor, el modelo, los métodos y las figuras. Los autores no estaban de acuerdo con el razonamiento del revisor y lo eliminaron de todos modos.
3. La tensión umbral negativa ahora se dice con claridad: los dispositivos funcionan en modo de deplexión, lo que, escriben los autores, "tendría que abordarse antes de que los dispositivos actuales pudieran implementarse en circuitos integrados de nivel industrial".
4. Se especifica el dieléctrico de puerta: unos 5,5 nm de óxido de aluminio, a partir de tres capas de aluminio (nominalmente 1,5, 1,5 y 1,0 nm), cada una dejada oxidar en condiciones ambientales durante la noche.

Las cifras del titular, menos de 5 nm y 88 mV/dec, no fueron lo que se discutió en esta ronda. El revisor 4 escribió que el trabajo revisado "presenta un caso más completo y sólido".

Lo que el artículo no muestra

El rendimiento. El artículo dice que el paso de la cinta retira el metal en toda la oblea de 4 pulgadas "con alto rendimiento" y que sus 138 dispositivos medidos muestran una "excelente reproducibilidad", pero en lo que pude leer, ningún documento da la proporción de dispositivos que funcionan en la oblea. Los 138 dispositivos vienen con un histograma de pendiente en el texto principal y, en el archivo suplementario, histogramas de la conductancia en estado encendido, la modulación máxima de corriente y la fuga en estado apagado. 138 dispositivos medidos son una muestra, no un rendimiento.

Uniformidad y fiabilidad. No encontré ningún mapa de la oblea. La longitud de canal de 4,8 nm es la media de 980 mediciones a lo largo de un solo dispositivo (desviación típica 0,9 nm, la más corta por debajo de 3 nm), y los autores dicen que esa dispersión refleja la variación dentro de un dispositivo "en lugar de la variación entre dispositivos". Entre dispositivos, la conductancia en estado encendido va de unos 100 µS/µm a 1 mS/µm, un factor de diez. En el archivo suplementario, la prueba de temperatura es un solo dispositivo representativo a 22 °C y 105 °C. En su respuesta, los autores enumeran "la uniformidad de los dispositivos, la fiabilidad y la ingeniería de la tensión umbral" entre los retos que llevar los semiconductores 2D a los chips industriales todavía exige, y que ningún estudio puede resolver a la vez.

El presupuesto de tensión de un chip. El dispositivo representativo del archivo suplementario tiene un umbral de -1,1 V: está parcialmente encendido con tensión de puerta cero. La razón de 1,1 × 10⁶ abarca una ventana de puerta de 2 V, mientras que el artículo de 2023 sobre seleniuro de indio cita la tensión de alimentación última del silicio de la hoja de ruta como no inferior a 0,6 V.

Circuitos. El artículo no describe ninguno. El resumen de Carnegie Mellon dice que el dispositivo "todavía no está listo para la comercialización".

Lo que me llevo como alguien que entrega software

1. Una afirmación "supera a X" tiene un eje. ¿Supera a qué, a qué tamaño, frente a una cifra medida o teórica? Aquí: un límite de silicio simulado con la misma longitud de canal. Por analogía, un modelo que "supera" a otro en un benchmark, o una base de datos la más rápida en una carga de trabajo, todavía no dice nada sobre la tuya.
2. Fija la ventana antes de citar la cifra. La razón era 10⁸ o 1,1 × 10⁶ según cómo se definiera "off". Una latencia p99 sin su carga, o una precisión sin su conjunto de prueba, es la versión de software.
3. Lee la revisión, no solo el comunicado. Un archivo de revisión por pares es el registro de cambios de una afirmación. Verifico mis propios posts con Jev como juez por la misma razón: la salida útil es la lista de afirmaciones que no sobrevivieron.
4. Acota la afirmación a la medición. "Sería poco razonable exigir a un solo estudio que resuelva todos estos retos simultáneamente", respondieron los autores. Justo, siempre que el titular también lleve el alcance.

88 mV/dec por debajo de 5 nm es un resultado real, y "más allá del límite del silicio" es cierto en su eje, frente a un silicio modelado. El suelo sigue siendo 60, y el rendimiento sigue siendo desconocido.

Fuentes

• Nature Communications, S. Lin, T. Huang, N. Yang et al., "Wafer-scale 2D MoS₂ transistors with sub-5 nm channel length and subthreshold performance beyond the silicon limit" (recibido el 24 de junio, aceptado el 18 de agosto, publicado el 21 de septiembre de 2026; resumen y página consultados el 20 de octubre de 2026)
• Nature Communications, el mismo artículo, PDF "Article in Press" (texto principal, figuras y métodos) (consultado el 20 de octubre de 2026)
• Nature Communications, información suplementaria del mismo artículo (consultada el 20 de octubre de 2026)
• Nature Communications, archivo de revisión por pares transparente del mismo artículo (consultado el 20 de octubre de 2026)
• Tech Xplore, Kaitlyn Landram (Carnegie Mellon University), "Atomically thin transistors could transform computing by surpassing silicon's switching limit" (6 de octubre de 2026)
• Nature Communications, "Wafer-scale 2D MoS2 transistors with self-aligned angstrom gate length and nanometer channel length" (11 de julio de 2026)
• Lawrence Berkeley National Laboratory, Molecular Foundry, "MoS2 transistors with 1-nanometer gate lengths" (16 de octubre de 2016)
• Nature, J. Jiang, L. Xu, C. Qiu, L.-M. Peng, "Ballistic two-dimensional InSe transistors" (2023, resumen consultado el 20 de octubre de 2026)
• Wikipedia, "Subthreshold slope" (consultado el 20 de octubre de 2026)