Un transistor MoS2 sous 5 nm atteint 88 mV/dec, « au-delà de la limite du silicium ». Le plancher reste 60

Le 21 septembre 2026, Nature Communications a publié un article au titre ambitieux : « Wafer-scale 2D MoS₂ transistors with sub-5 nm channel length and subthreshold performance beyond the silicon limit » (« Transistors 2D en MoS₂ à l'échelle de la plaquette, avec un canal de moins de 5 nm et des performances sous le seuil au-delà de la limite du silicium »). L'équipe, de Carnegie Mellon, de l'Université de Floride, du MIT, de Texas A&M, de l'Université de Californie du Sud et de l'Universidad Politécnica de Madrid, a construit des transistors sur une seule couche de disulfure de molybdène (MoS2), un semi-conducteur épais d'environ 0,7 nm, avec un canal physique de moins de 5 nanomètres. Leur pente sous le seuil (subthreshold swing) est de 88 mV par décade.

Le compte rendu de Carnegie Mellon, repris par Tech Xplore le 6 octobre, cite l'auteur correspondant Xu Zhang : « Ce nouveau matériau peut expérimentalement briser la limite du silicium. C'est la première fois que cela est fait. »

Voilà ce qui m'a arrêté. 88 est supérieur à 60, et 60 mV par décade est le plancher des manuels pour tout transistor conventionnel à température ambiante, silicium ou non. Alors qu'est-ce qui a été battu, exactement ?

Je ne suis pas physicien des composants. Je construis des logiciels, en tant que CTO d'une LegalTech bâtie sur Claude et en développeur indépendant, et une bonne partie de mon travail consiste à décider sur quelles annonces « plus rapide, meilleur, premier » on peut s'appuyer. J'ai donc lu ce que la revue avait en ligne. Quand j'ai ouvert la page de l'article le 20 octobre, elle n'affichait à l'écran que le résumé, mais son bouton Download PDF donnait les 10 pages de l'« Article in Press », le manuscrit accepté que, selon la revue, sa version finale éditée remplacera. La page renvoie aussi vers un fichier d'informations complémentaires de 16 pages et vers le fichier de relecture par les pairs transparente. Tout ce qui suit vient de ces documents.

Ce que mesure la pente sous le seuil

Un transistor est un interrupteur. Une tension sur la grille laisse passer le courant de la source vers le drain à travers le canal. En dessous de la tension de seuil, le courant augmente de façon exponentielle avec la tension de grille. La pente sous le seuil, c'est le nombre de millivolts de tension de grille nécessaires pour multiplier ce courant par dix. Plus elle est basse, plus elle est franche, et un interrupteur plus franc se ferme avec moins de tension, donc moins de fuites et moins de puissance.

Il existe un plancher. Dans un transistor conventionnel, les électrons doivent franchir une barrière d'énergie, et leur énergie thermique les disperse. La meilleure pente possible est ln(10) × kT/q, soit environ 60 mV par décade à 300 K. Ce plancher vient de la température, pas du silicium. Le MoS2 y obéit aussi.

Pour fixer les ordres de grandeur : si la pente restait constante, ce qui n'est pas le cas, multiplier le courant par un million (six décades) demanderait 6 × 88 = 528 mV de tension de grille à 88 mV/dec, contre 360 mV au plancher.

Ce que veut dire « au-delà de la limite du silicium » ici

La comparaison se fait à taille égale. Quand les transistors en silicium rétrécissent à quelques nanomètres, la grille perd son emprise sur le canal et les électrons fuient même quand l'interrupteur est censé être fermé. Le résumé affirme que les dispositifs en MoS2 battent « la limite théorique sous le seuil du silicium » et les meilleurs semi-conducteurs émergents « à dimensions comparables ».

Les figures complémentaires montrent pourquoi le matériau aide. Leur schéma d'un transistor en silicium à grille enrobante (gate-all-around) de pointe a un canal d'environ 15 nm et un corps épais d'environ 5 nm, alors que le canal en MoS2 est épais d'environ 0,7 nm, si bien que le champ de la grille l'atteint tout entier. Le silicium et le germanium perdent en mobilité des porteurs quand on les amincit ; les semi-conducteurs 2D conservent la leur. Le design ajoute deux astuces : un espaceur à entrefer d'air qui réduit la capacité parasite entre la source et le drain et le canal, et une grille qui recouvre les contacts, de sorte qu'elle peut aussi déplacer le niveau de Fermi local dans les zones de contact du MoS2, alors que dans le silicium le niveau de Fermi des contacts est « essentiellement fixé ».

Leurs propres simulations chiffrent les deux astuces : avec un matériau à haute permittivité (high-κ) à la place de l'entrefer d'air (κ = 25), la pente dépasserait 300 mV/dec, et sans recouvrement grille-contact elle monterait à près de 120 mV/dec. Ce sont des résultats de modèle, pas des mesures.

Le procédé compte autant. Le MoS2 est synthétisé en film à l'échelle de la plaquette par dépôt chimique en phase vapeur d'organométalliques sur du saphir, puis transféré sur une plaquette de silicium de 4 pouces (10 cm) dont les contacts sont dessinés par photolithographie. L'espace de moins de 5 nm entre la source et le drain n'est pas dessiné par lithographie : il est fixé par un espaceur sacrificiel d'environ 4 nm d'épaisseur, déposé par dépôt de couches atomiques. Pour retirer l'excès de métal, le procédé principal l'arrache avec du ruban adhésif, ce qui, notent les auteurs, « n'est pas compatible CMOS » ; ils ont aussi mis au point une alternative par gravure humide sans « lithographie par faisceau d'électrons ni étape assistée par ruban ». Je n'ai pas pu déterminer, d'après le texte, laquelle des deux a fabriqué les dispositifs derrière les 88 mV/dec.

Le résumé ne donne pas le chiffre du silicium qu'il bat. Le texte principal, si. Le modèle de transport quantique de l'équipe, appliqué à un transistor en silicium à double grille avec un corps de 3 nm, donne une borne inférieure d'environ 150 mV/dec pour un canal de 5 nm et d'environ 100 mV/dec à 8 nm, « que l'on peut considérer comme la limite électrostatique intrinsèque du silicium ». La méthode vient de « travaux antérieurs » des auteurs. Le côté silicium de ce record est donc une simulation, pas un dispositif en silicium mesuré. Et 88 mV/dec est un dispositif représentatif : sur 138 dispositifs mesurés, la pente médiane est de 92 mV/dec, avec un écart type d'environ 10. Les deux sont bien en dessous des 150 modélisés.

L'axe décide du record. En 2016, un article de Science mis en avant par la Molecular Foundry du Lawrence Berkeley National Laboratory a utilisé comme grille d'un transistor en MoS2 un nanotube de carbone large d'environ 1 nm et rapporté une pente d'environ 65 mV/décade. Un autre article de Nature Communications, publié le 11 juillet 2026, note que ces grilles ultra-courtes allaient avec des longueurs de canal supérieures à 500 nm. En 2023, un article de Nature sur des transistors en séléniure d'indium réduits à un canal de 10 nm a rapporté une pente de 75 mV par décade. Cet article ouvrait aussi en disant qu'aucun transistor 2D n'avait encore dépassé le silicium de pointe, puis affirmait l'avoir fait, sur la transconductance et le rapport balistique. Les deux « premières fois » peuvent être vraies, parce qu'elles reposent sur des axes différents. Même les 12 nm de la feuille de route sont cités sur deux axes : ce résumé cite le palier de 12 nm de la feuille de route industrielle IRDS d'ici 2037 comme longueur de canal, alors que l'article de 2023 cite ses 12 nm comme le point où la réduction de la longueur de grille s'arrête.

Le fichier de relecture est la meilleure lecture

Pour cet article, Nature Communications publie les rapports des relecteurs et les réponses des auteurs. Le fichier indique que le manuscrit a d'abord été examiné dans une autre revue, et il contient les rapports de deux relecteurs du tour de Nature Communications.

Le relecteur 3 l'a jugé « non adapté à une publication dans Nature Communications », pour deux raisons : une tension de seuil fortement négative, et une mobilité jamais mesurée dans le MoS2 réellement synthétisé et traité. Sur cette mobilité reposait, selon la lecture du relecteur, une « balisticité » annoncée de 85 % ; avec une valeur plus réaliste, elle serait « proche de 55-60 % ». Le relecteur 4 a recommandé l'acceptation, avec deux questions. La première : le rapport on/off de 10⁸ « semble être une surestimation », car le courant à l'état bloqué paraissait avoir été pris comme la valeur minimale mesurée, et non à une polarisation définie.

Ce qui a changé avant l'acceptation :

1. Le rapport on/off est désormais de 1,1 × 10⁶, mesuré entre des tensions de grille de -1 V et +1 V avec 0,5 V sur le drain. L'ancien chiffre ne survit que comme « modulation maximale du courant » sur tout le balayage, donnée dans le texte principal à environ 8 × 10⁷, et le panneau de comparaison on/off a été retiré de la figure 4. Deux définitions du même rapport, un écart d'environ 70 fois.
2. L'analyse de balisticité a été entièrement retirée : la valeur, le modèle, les méthodes et les figures. Les auteurs n'étaient pas d'accord avec le raisonnement du relecteur et l'ont retirée quand même.
3. La tension de seuil négative est maintenant énoncée clairement : les dispositifs fonctionnent en mode déplétion, ce qui, écrivent les auteurs, « devrait être traité avant que les dispositifs actuels puissent être mis en œuvre dans des circuits intégrés de niveau industriel ».
4. Le diélectrique de grille est précisé : environ 5,5 nm d'oxyde d'aluminium, issu de trois couches d'aluminium (nominalement 1,5, 1,5 et 1,0 nm), chacune laissée à s'oxyder à l'air ambiant pendant une nuit.

Les chiffres du titre, moins de 5 nm et 88 mV/dec, n'étaient pas ce que ce tour contestait. Le relecteur 4 a écrit que le travail révisé « présente un dossier plus complet et plus solide ».

Ce que l'article ne montre pas

Le rendement. L'article dit que l'étape du ruban adhésif retire le métal sur toute la plaquette de 4 pouces « avec un rendement élevé » et que ses 138 dispositifs mesurés montrent une « excellente reproductibilité », mais dans ce que j'ai pu lire, aucun document ne donne la part de dispositifs fonctionnels sur la plaquette. Les 138 dispositifs sont accompagnés d'un histogramme de pente dans le texte principal et, dans le fichier complémentaire, d'histogrammes de la conductance à l'état passant, de la modulation maximale du courant et de la fuite à l'état bloqué. 138 dispositifs mesurés, c'est un échantillon, pas un rendement.

L'uniformité et la fiabilité. Je n'ai trouvé aucune carte de la plaquette. La longueur de canal de 4,8 nm est la moyenne de 980 mesures le long d'un seul dispositif (écart type 0,9 nm, la plus courte sous 3 nm), et les auteurs disent que cette dispersion reflète la variation à l'intérieur d'un dispositif « plutôt que la variation d'un dispositif à l'autre ». D'un dispositif à l'autre, la conductance à l'état passant va d'environ 100 µS/µm à 1 mS/µm, un facteur dix. Dans le fichier complémentaire, le test en température porte sur un seul dispositif représentatif, à 22 °C et 105 °C. Dans leur réponse, les auteurs citent « l'uniformité des dispositifs, la fiabilité et l'ingénierie de la tension de seuil » parmi les défis que l'arrivée des semi-conducteurs 2D dans les puces industrielles exige encore, et qu'aucune étude seule ne peut résoudre à la fois.

Le budget de tension d'une puce. Le dispositif représentatif du fichier complémentaire a un seuil de -1,1 V : il est partiellement passant à tension de grille nulle. Le rapport de 1,1 × 10⁶ couvre une fenêtre de grille de 2 V, alors que l'article de 2023 sur le séléniure d'indium cite la tension d'alimentation ultime du silicium de la feuille de route à pas moins de 0,6 V.

Les circuits. L'article n'en décrit aucun. Le compte rendu de Carnegie Mellon dit que le dispositif « n'est pas encore prêt pour la commercialisation ».

Ce que j'en retiens en tant que personne qui livre du logiciel

1. Une affirmation « bat X » a un axe. Bat quoi, à quelle taille, face à un chiffre mesuré ou théorique ? Ici : une limite du silicium simulée, à la même longueur de canal. Par analogie, un modèle qui « bat » un autre sur un benchmark, ou une base de données la plus rapide sur une charge de travail, ne dit encore rien de la tienne.
2. Fixe la fenêtre avant de citer le chiffre. Le rapport valait 10⁸ ou 1,1 × 10⁶ selon la façon de définir « off ». Une latence p99 sans sa charge, ou une précision sans son jeu de test, c'est la version logicielle.
3. Lis la relecture, pas seulement le communiqué. Un fichier de relecture par les pairs est le journal des modifications d'une affirmation. Je fact-checke mes propres posts avec Jev comme juge pour la même raison : le résultat utile, c'est la liste des affirmations qui n'ont pas survécu.
4. Cadre l'affirmation sur la mesure. « Il serait déraisonnable d'exiger d'une seule étude qu'elle résolve tous ces défis simultanément », ont répondu les auteurs. C'est juste, tant que le titre porte aussi le périmètre.

88 mV/dec sous 5 nm est un vrai résultat, et « au-delà de la limite du silicium » est vrai sur son axe, face à un silicium modélisé. Le plancher reste 60, et le rendement reste inconnu.

Sources

• Nature Communications, S. Lin, T. Huang, N. Yang et al., « Wafer-scale 2D MoS₂ transistors with sub-5 nm channel length and subthreshold performance beyond the silicon limit » (reçu le 24 juin, accepté le 18 août, publié le 21 septembre 2026 ; résumé et page consultés le 20 octobre 2026)
• Nature Communications, même article, PDF « Article in Press » (texte principal, figures et méthodes) (consulté le 20 octobre 2026)
• Nature Communications, informations complémentaires du même article (consultées le 20 octobre 2026)
• Nature Communications, fichier de relecture par les pairs transparente du même article (consulté le 20 octobre 2026)
• Tech Xplore, Kaitlyn Landram (Carnegie Mellon University), « Atomically thin transistors could transform computing by surpassing silicon's switching limit » (6 octobre 2026)
• Nature Communications, « Wafer-scale 2D MoS2 transistors with self-aligned angstrom gate length and nanometer channel length » (11 juillet 2026)
• Lawrence Berkeley National Laboratory, Molecular Foundry, « MoS2 transistors with 1-nanometer gate lengths » (16 octobre 2016)
• Nature, J. Jiang, L. Xu, C. Qiu, L.-M. Peng, « Ballistic two-dimensional InSe transistors » (2023, résumé consulté le 20 octobre 2026)
• Wikipedia, « Subthreshold slope » (consulté le 20 octobre 2026)